ข่าว 
ข้อมูลเหรียญ 
แนะนำสื่อ 
TSMC(TSM) ผู้ผลิตเซมิคอนดักเตอร์รายใหญ่ของไต้หวัน เริ่มผลิตแพ็กเกจจิ้งขั้นสูง CoWoS ขนาด 5.5 เท่าเรติเคิลในระดับแมสโปรดักชันแล้ว พร้อมดันอัตราผลผลิต (yield) ให้สูงกว่า 98% การจัดหาเมมโมรีและซับสเตรต ABF ถูกระบุว่าเป็นโจทย์ถัดไปสำหรับการผลิตแพ็กเกจ AI ขนาดใหญ่
เหอจวิน (He Jun) รองประธานฝ่ายบรรจุภัณฑ์ขั้นสูงของ TSMC เปิดเผยเมื่อวันที่ 11 (เวลาท้องถิ่น) ว่า “ผลิตภัณฑ์ CoWoS ขนาด 5.5 เท่าเรติเคิลเข้าสู่สายการผลิตเชิงพาณิชย์อย่างเป็นทางการแล้ว และอัตราผลผลิตทะลุ 98% อย่างมีเสถียรภาพ” โดย ABMedia รายงานว่าผลิตภัณฑ์ของลูกค้ากลุ่ม AI บางรายมีอัตราผลผลิตสูงกว่า 99%
CoWoS เป็นเทคโนโลยีบรรจุภัณฑ์ขั้นสูงแบบ 2.5 มิติ ที่เชื่อมชิปประมวลผลอย่างหน่วยประมวลผลกราฟิก (GPU) เข้ากับหน่วยความจำแบนด์วิดท์สูง (HBM) ผ่านซิลิคอนอินเตอร์โพเซอร์ ยิ่งพื้นที่แพ็กเกจใหญ่ขึ้นเท่าไร ก็ยิ่งใส่ชิปประมวลผลและ HBM ลงในผลิตภัณฑ์เดียวได้มากขึ้นเท่านั้น
CoWoS ขนาด 5.5 เท่าเรติเคิลถูกออกแบบมารองรับชิป AI accelerator ที่ต้องเพิ่มจำนวนชิปเล็ต (chiplet) และหน่วยความจำ เพื่อดันประสิทธิภาพการประมวลผลให้สูงขึ้น
เหอจวินอธิบายว่ากำลังการผลิต CoWoS ของ TSMC เพิ่มขึ้นเกือบเท่าตัวแทบทุกปีในช่วง 3 ปีที่ผ่านมา ปัจจุบัน TSMC เดินเครื่องโรงงานบรรจุภัณฑ์ขั้นสูงทั้งหมด 10 แห่งทั่วโลก และระบุว่ากำลังการผลิตโดยรวมใกล้เคียงกับความต้องการของลูกค้ามากขึ้น แต่ยังไม่สามารถตอบสนองได้เต็มที่
เพื่อรับมือกับกำลังการผลิตที่ยังไม่เพียงพอ TSMC ยังขยายความร่วมมือกับพันธมิตรภายนอกในแต่ละขั้นตอนการผลิตด้วย ก่อนหน้านี้ TokenPost รายงานว่า TSMC เดินหน้าขยายการเอาต์ซอร์สขั้นตอน CoW ซึ่งเป็นการเชื่อมชิปกับอินเตอร์โพเซอร์ในกระบวนการ CoWoS
เมื่ออัตราผลผลิตของ CoWoS เข้าสู่ระดับที่มีเสถียรภาพ แรงกดดันในห่วงโซ่อุปทานก็ขยับไปที่การจัดหาเมมโมรีและซับสเตรตมากขึ้น เหอจวินระบุว่าห่วงโซ่อุปทาน AI จะเผชิญแรงกดดันจากการขาดแคลนเมมโมรีและซับสเตรต ABF พร้อมกันในอีกหลายปีข้างหน้า
ซับสเตรต ABF เป็นซับสเตรตเซมิคอนดักเตอร์สมรรถนะสูงที่เชื่อมชิปประมวลผลขนาดใหญ่และหน่วยความจำเข้ากับแผงวงจร ยิ่งแพ็กเกจ AI มีขนาดใหญ่ขึ้น ก็ยิ่งต้องบริหารจัดการทั้งพื้นที่ ความเรียบผิว รวมถึงความร้อนและการเปลี่ยนรูปเชิงกลไปพร้อมกัน
ลูกค้าหลายรายต้องจัดหาซับสเตรตจากผู้ผลิตหลายรายเพื่อให้ได้ปริมาณที่เพียงพอ แต่เหอจวินอธิบายว่าค่าสัมประสิทธิ์การขยายตัวจากความร้อนและคุณสมบัติเชิงกลที่แตกต่างกันในแต่ละผู้ผลิต ทำให้การควบคุมความเรียบระนาบ (coplanarity) ของแพ็กเกจและการรักษาอัตราผลผลิตยากขึ้นไปอีก
TSMC ยังเดินหน้าขยายขนาด CoWoS ไปสู่ระดับ 14 เท่าเรติเคิลด้วย โดยเหอจวินระบุเป้าหมายในการเปิดเผยครั้งนี้ว่าจะไปถึง 14 เท่าเรติเคิลภายในปี 2029 ทั้งนี้ TSMC เคยเปิดตัวผลิตภัณฑ์ 14 เท่าเรติเคิลสำหรับปี 2028 และผลิตภัณฑ์รุ่นที่เหนือกว่านั้นสำหรับปี 2029 ในงานสัมมนาเทคโนโลยีที่ผ่านมาแล้ว
เมื่อแพ็กเกจมีขนาดใหญ่ขึ้น ก็สามารถรวม HBM และชิปเล็ตได้มากขึ้น แต่การรับประกันคุณภาพผลิตภัณฑ์ด้วยอัตราผลผลิตของแพ็กเกจเพียงอย่างเดียวกลับทำได้ยากขึ้น เพราะต้องปรับให้เข้ากันทั้งซับสเตรต แผงวงจรพิมพ์ (PCB) โครงสร้างระบายความร้อน ไปจนถึงคุณสมบัติเชิงกลของระบบทั้งหมด
TSMC ยังพัฒนาเทคโนโลยีการซ้อนชิปแบบ 3 มิติ SoIC ควบคู่กันไป โดยเหอจวินระบุว่าระยะห่างจุดเชื่อมต่อ (bonding pitch) ระดับ 6 ไมโครเมตรเข้าสู่การผลิตเชิงพาณิชย์แล้วตั้งแต่ปีที่ผ่านมา และตั้งเป้าลดลงเหลือ 4.5 ไมโครเมตรภายในปี 2029 เพื่อผลักดันโครงสร้างที่ซ้อนชิป A14 ทับบนชิป A14 โดยตรง
TSMC อธิบายว่าเมื่อ CoWoS มีขนาดเกิน 3 เท่าเรติเคิล ปฏิสัมพันธ์ระหว่างแพ็กเกจ แผงวงจร โครงสร้างระบายความร้อน และระบบจะซับซ้อนมากขึ้น จึงนำแนวทาง STCO (System-Technology Co-Optimization) มาใช้ เพื่อออกแบบชิป แพ็กเกจ ซับสเตรต PCB และโครงสร้างระบายความร้อนให้เหมาะสมร่วมกันตั้งแต่ก่อนเข้าสู่การผลิตจริง
มีกรณีตัวอย่างที่นำชิปตัวเดียวกันไปใช้ในระบบที่ต่างกัน แล้วพบความเสียหายที่ขอบชิป (die) ซึ่งไม่เคยปรากฏในขั้นตอนตรวจสอบชิ้นส่วน TSMC จึงร่วมมือกับลูกค้าปรับตำแหน่งวางบน PCB องค์ประกอบของอุปกรณ์พาสซีฟ และกระบวนการผลิตเพื่อแก้ปัญหาดังกล่าว
TSMC กำลังปรับสู่รูปแบบการพัฒนาแบบคู่ขนาน ที่ทีมเทคโนโลยี การผลิต และลูกค้าทำงานไปพร้อมกัน พร้อมวางแผนเปิดเผยเงื่อนไขขอบเขตของระบบ (system boundary conditions) ล่วงหน้า 6 ไตรมาสก่อนเริ่มผลิตจริง เหอจวินระบุว่าอุตสาหกรรมจำเป็นต้องร่วมกันวางมาตรฐานการตรวจสอบและแนวทางบริหารห่วงโซ่อุปทานสำหรับระบบ AI ขนาดใหญ่ผ่านโครงการ Open Compute Project (OCP)
ความคิดเห็น 0